Laufzeit (von-bis):
01.10.2013 bis 31.08.2017 im Rahmen einer bewilligten Verlängerung
Förderprogramm:
FH-ProfUnt
Förderträger:
Projektträger Jülich
Geldgeber:
BMBF
Beschreibung:
1. Allgemeines zum Projekt
Das Projekt ist vorrangig einzuordnen in die Branche Informations- und Kommunikationstechnik, trifft aber auch Kernelemente der Technischen Informatik und der Mikroelektronik. Der Name des Projekts leitet sich ab aus dem Titel „Erweiterbarer ultraschneller RISC-basierter Operationsknoten mit bipolarer SiGe-Technologie“. Dieser Titel soll zwei Aussagen nahe legen: Erstens wird eine Bibliothek von Standardzellen angelegt, die allgemein für digitale Lösungen mit höchsten Geschwindigkeitsanforderungen zugeschnitten ist, und zweitens sollen mit Hilfe dieser Bibliothek dem Anwender vorgefertigte Strukturen (Operationseinheiten) zur Verfügung gestellt werden, die sich am Vorbild der RISC-Prozessoren orientieren. Aus der Sicht der Partner birgt das Projekt erhebliches Innovationspotential für die folgenden technischen Anwendungsbereiche:
Auf Basis von recht einfachen Überlegungen lässt sich nachweisen, dass die beabsichtigten Arbeitsgeschwindigkeiten nur mit den Mitteln der Mikroelektronik und den SiGe-Transistoren aus den IHP-Technologielinien erreichbar sind. Will man z.B. ein System mit einer Taktfrequenz von bis zu 35GHz betreiben, so legt das Licht im Vakuum während einer Taktperiode einen Weg von weniger als 1cm zurück. Man muss weiterhin berücksichtigen, dass die schnellsten Schaltfunktionen einige Pikosekunden Zeit benötigen und dass sich elektrische Signale auf Leitungen langsamer als im Vakuum ausbreiten. Daraus lässt sich schlussfolgern, wie groß die tatsächlich gerade noch erlaubte Baugröße der technischen Lösungen zur determinierten Informationsverarbeitung (processing) noch sein darf. Gegenwärtig eignen sich für solche Lösungen nur elektronische Mikrochips mit wenigen Millimetern Größe. Technische Lösungen auf der Basis von Molekular- oder Quantenelektronik sind für die oben genannten Anwendungsfelder gegenwärtig nicht verfügbar und/oder noch nicht konkurrenzfähig.
Im Forschungsbericht 2013/14 der Fachhochschule Brandenburg wurde von ersten Teststrukturen berichtet, mit deren Hilfe die praktische Funktion der ersten Standardzellen nachgewiesen werden konnte. Auf Basis dieser Erkenntnisse wurde die Standardzellen-Bibliothek Common_ECL zusammengestellt und stetig weiterentwickelt.
Die Standardzellen-Bibliothek Common_ECL wurde so angelegt, dass sich sowohl Neueinsteiger als auch fortgeschrittene Digitaltechniker gut zurechtfinden können. Die 13 Elemente der Kategorie „Artless“ enthalten einen repräsentativen Ausschnitt aus allen verfügbaren Zellen, der so zusammengestellt wurde, dass allein hieraus eine Logiksynthese für beliebige Entwürfe möglich ist. Unter Nutzung der weiteren Kategorien lassen sich bestimmte Entwürfe effektiver gestalten. So kann man z.B. auf Logikzellen mit bis zu 16 Eingängen und Register bis zu 8 Bit Breite zurückgreifen. Die somit zusammengestellte Bibliothek bildet auch den Ausgangspunkt für den Operationsknoten, der innerhalb weiterer Arbeitsschritte des Projekts EuRISCOSi entwickelt wurde.
2. Die Entwicklung des Operationsknotens
Entsprechend der klassischen Havard-Architektur besteht auch der aktuelle Operationsknoten aus einem Steuerwerk, einem Rechenwerk und einem auf verschiedene Komponenten aufgeteilten Datenspeicher. Die Schnittstelle für die Datenein- und -ausgabe wurde in das Rechenwerk integriert.
In ihrer zeitlichen Reihenfolge begannen die Arbeiten am Operationsknoten mit den Speicherstrukturen. In diesem Zuge sind zwei unterschiedliche Konzepte verfolgt worden: Zum Einen werden nur selten zu verändernde Inhalte am effektivsten in der konventionellen CMOS-Technik gespeichert. Die in der CMOS-Technik verwendeten Transistoren sind kleiner und erlauben daher eine höhere Speicherdichte. Für den schnellen Lesezugriff wurden diese CMOS-Speicherzellen je Bit um einen bipolaren SiGe- Transistor erweitert. Darauf aufbauend wurden auf diese Weise der 96 Bit breite Programmspeicher und eine 8 Bit LookUp Table (LUT) realisiert. Bei Letzterem handelt es sich um einen Assoziativspeicher, der auf einen 8 Bit Wert als Argument einen 8 Bit Funktionswert zurückgibt. So lassen sich beliebige monadische Funktionen wie zum Beispiel Winkelfunktionen abbilden. Die dafür notwendigen 256 Byte lassen sich unabhängig vom eigentlichen Programmspeicher über eine eigene Schnittstelle Chip-extern schreiben und lesen.
Zum Anderen sind auch schnelle Registerbänke nötig, um die in den Rechenprozessen anfallenden Daten temporär schnell genug abspeichern zu können.
Einige neue Ideen und Konzepte waren nötig, um ein spezielles Rechenwerk (ALU-Unit) für hohe Arbeitsgeschwindigkeiten zu entwickeln. Im Ergebnis entstand eine Struktur aus Operationseinheiten, die jeweils eine spezifische Funktion immer an ein Register koppelt und die hier mit dem Kürzel Unit bezeichnet sei. Nach dem Prinzip der vollständigen Vernetzung wurden acht Units zu einem Rechenwerk zusammengestellt, in denen jede Unit eine feste Adresse erhält und auf eine ganz bestimmte Klasse von Operationen spezialisiert ist. Im aktuellen Projekt wurden dabei folgende Zuordnungen getroffen:
Adresse: | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
Operation: | In/Out | ADD/SUB | Logic | Shift/Rotate | Inc/Dec | LUT8 | Stackre-gister 1 | Stackre-gister 2 |
Tab. 1: Adresszuordnung der Operationen des EuRISCOSi-Rechenwerks
Für die vollständige Vernetzung dieser acht Units wurde ein Meta-Bus zusammengestellt, der jede Verbindung mit 8 Bit Breite realisiert. Dabei musste auch beachtet werden, dass insbesondere die Operationen auf den Adressen 1 und 2 mit jeweils zwei Operanden gleichzeitig zu versorgen sind. Die Gesamtstruktur des Rechenwerks ist dadurch sehr regulär.
Der entscheidende Vorteil dieser regulären Struktur liegt darin, dass bei Bedarf alle Units gleichzeitig aktiv sein können. Das heißt, alle in Tab. 1 zusammengefassten Operationen können nebenläufig, also in einem einzigen Taktzyklus ausgeführt werden. Dadurch lassen sich hohe Arbeitsgeschwindigkeiten realisieren. Erst am Ende eines Arbeitstaktes werden die jeweiligen Ergebnisse in den Register-Teil der Units übertragen und stehen dann für den folgenden Arbeitszyklus allen Units zur Verfügung. Abschließend ist noch zu bemerken, dass all diejenigen Units, die während des aktuellen Arbeitstaktes keine Operation auszuführen haben, in einen stromsparenden Ruhezustand versetzt werden können, der lediglich den Datenerhalt im Register sicherstellt.
Die Entwicklung des Steuerwerks ist erst sinnvoll, nachdem die Architektur des Rechenwerks festgelegt ist. Es zeigte sich, dass für die vollständige Steuerung des Rechenwerks insgesamt 76 Signale bereitzustellen sind. Im Weiteren musste noch eine Definition der Steuerbefehle erfolgen. Insbesondere mussten diejenigen Befehle definiert werden, die für bedingte und unbedingte Programmsprünge benötigt werden. Daher wurde das Format des Programmspeichers auf eine Breite von 96 Bit festgelegt. Der gesamte EuRISCOSi- Operationsknoten wurde im Dezember 2016 fertiggestellt.
Ziel und Ergebnisse:
Die Arbeitsergebnisse wurden mit den Projektpartnern regelmäßig diskutiert, wobei es bisher insgesamt sechs ordentliche Projektmeetings gegeben hat. Der Beginn der Arbeiten, insbesondere das Bibliothekskonzept Common_ECL wurde auf dem IHP-Workshop im September 2015 vorgestellt. Weiterhin war die THB mit dem Projekt auf der Hannovermesse im April 2016 vertreten. Ein Kurzbericht zum Messeauftritt und zum Projekt EuRISCOSi wurde in der „ElektronikPraxis“ veröffentlicht.
Die weiteren Schritte der Verwertung bestehen in der Erstellung der vollständigen Dokumentation und der Übergabe an die Projektpartner. Anwendungen für die Messung ultrakurzer Zeitspannen und für die schnelle Steuerung von Diodenlasern gibt es beim Projektpartner PicoQuant. An der HU Berlin wird man sich mit Applikationen des Operationsknotens befassen und Arbeitsschritte in die Richtung einer automatisierten Synthese schneller Digitalschaltungen lenken. Potenziale für eine größere kommerzielle Verwertung können sich unmittelbar beim Projektpartner IHP ergeben, wo sich die Vermarktung der Bibliothek Common_ECL direkt auf die Technologielinie SG13 aufsetzen lässt. Entsprechende Vorarbeiten hierzu werden im Jahre 2017 laufen. Dazu gehören auch die Zusammenstellung der RAM-Strukturen in einer eigenen Bibliothek und die Weiterentwicklung der bereits vorhandenen VHDL-Modelle, mit denen sich eine effektive Simulation von kundenspezifischen Entwürfen umsetzen lässt.
Publikationen:
unterstützt durch das Bundesministerium für Bildung und Forschung
